indentation - Systemverilog ソースのインデントを修正する方法

Question

systemverilog を頻繁に使用しています。UltraEditをテキスト エディタとして
使用しています。私もVIMを使っています。 他の場所からコードをコピーして、自分のコードに貼り付けなければならないことがあります。 正しくインデントされていない可能性があります。ちゃんとインデントし直すのは至難の業です。

簡単に行うための方法やツールを誰かが提案できますか?

Answer 1

方法

1. EDAプレイグラウンドにアクセス
2. コードをエディター ウィンドウの 1 つに貼り付けます
3. ですべてのテキストを選択CTRL-A
4. すべてのテキストを再インデントSHIFT-TAB

いくつかの背景

SystemVerilog をサポートするCode Mirror用の Verilog モードがあります。CodeMirrorは、JavaScript で記述されたブラウザー内テキスト エディターであり、 EDA Playgroundを含む多くの Web サイトで使用されています。

こちらのサンプル ウィンドウに貼り付けて再インデントするか、自分でダウンロードしてローカルで実行することもできます。

Answer 2

Emacs の verilog モードはインデントをサポートしているため、Emacs でファイルを開くことができます (コマンド ラインから を実行しemacs file-name.v、 を押してすべてを選択し、 を押してCtrl+H再インデントしTAB、 で保存しCtrl+Sます。

Answer 3

UltraEdit には、メニューFormatの下部にReIndent Selectionコマンドがあります。

任意のタイプのテキスト ファイルの選択範囲のすべての行は、このコマンドで再インデントできます (再フォーマットされません。つまり、改行を挿入したり、改行を削除したりしません)。

1. ファイルは、テキスト ファイルのタイプに適したワードファイル (*.uew) に基づいて強調表示された構文です。
2. 構文強調表示ワードファイルには、適切なインデント/インデント解除文字列定義が含まれています。

したがって、貼り付けたブロックを選択して貼り付け後にコードを再インデントし、 SystemVerilogの wordfile を強調表示する適切な構文でReIndent Selectionコマンドを使用しても問題ありません。

Advanced - SettingsまたはConfiguration - Editor Display - Syntax Highlightingでアクティブなファイルに使用されている構文の強調表示に従って、事前に選択されている言語リスト ボックスの左のボタンを開くをクリックして、アクティブなファイルに現在使用されている構文強調表示の wordfile を編集または改善するために開くことができます。

インデント/インデント解除に関するワードファイルの対象行は、

/Indent Strings =
/Unindent Strings =
/Ignore Strings SOL =

これらの 3 行の詳細については、こちらを参照してください。

• シンタックス ハイライトページの UltraEdit のヘルプで、
• ワードファイルに関するページのオンライン ヘルプ、および
• 構文強調表示言語のワードファイルのユーザー フォーラム トピックテンプレート。

SystemVerilogの構文強調表示ワードファイルは、 Wordfilesページからダウンロードできます。

注: コマンドReIndent Selectionはすべての言語の基本的なコマンドであるため、C / C++ / C# および JavaのArtistic Styleのような真の言語インテリセンスを備えた特定の言語用に作成されたソース ファイルを再インデントまたは再フォーマットするために作成されたツールほどスマートではありません。(UE によるビルトインもサポートされています)。