章、セクション、またはテキスト全体を VHDL でのテストベンチの作成に専念させているほとんどの教科書を読んだことがあると思います。それでも、どれも本物を見せていない印象があります。まじめな話、テストベンチを書くのがそれだけだとしたら、検証プロセス全体が少し不安定に見えます。
研究のために公開されている実際の高品質の業界レベルのテストベンチ VHDL コードはありますか?
PS: 私は今、Writing Testbenches - Function Verification of HDL Models を読み終えました。すばらしい本ですが、本で提案されている方法論に基づいた実際のコード例をいくつか見てみたいと思います。