syntax - グローバル宣言は、Verilog 2001 構文では違法です!

Question

Verilogで小さなものを書きました：

`define LW 6'b100011

`define SW 6'b101011

parameter [3:0]
    i_fetch = 4'b0001,
    decode_rr = 4'b0010,
    mem_addr = 4'b0100,
    alu_exec = 4'b1000;

エラー: test.v (5): (vlog-2155) グローバル宣言は Verilog 2001 構文では違法です。

私が間違っていることは何ですか？ModelSim XE III/Starter 6.4b - カスタム ザイリンクス バージョンを使用しています。

Answer 1

ステートメントparameterはモジュール内にある必要があります。

module a_module ();

  parameter a_parameter = 4;

endmodule

実際、verilog のほとんどのものは、モジュール ブロック内にある必要があります。