Vivado でデザインを作成していますが、HDL でブロック図のクロック周波数を使用できるかどうか疑問に思っています。
ブロック ダイアグラムが認識し、DRC の一部として伝播する FREQ_HZ を取得して、それをカスタム IP ブロックにフィードします (VHDL ジェネリックを使用)。これは、マイクロ秒単位の遅延やボーレートなどを生成するための内部カウントのセットアップなどを実行できるようにするためです。
手動のカスタマイズ パラメータを使用してこれを行うこともできますが、それには手動のメンテナンスが必要であり、エラーが発生しやすくなります。