システム クロック 320 MHz で動作する FPGA で巨大なシステムを設計しています。クリティカル パスが長いため、特定の操作はより遅いクロック (160MHz) で実行する必要があります。クロック イネーブル信号を導入できます。これを CE2 と呼びましょう。これは、このような長い操作を囲むレジスタによって使用されます。
古いザイリンクスのドキュメント: http://www.xilinx.com/itp/xilinx10/books/docs/timing_constraints_ug/timing_constraints_ug.pdf (60 ページ) によると、特別な制約を追加できます。
NET CE2 TNM = slow_exception;
NET clk TNM = normal;
TIMESPEC TS01 = PERIOD normal 8 ns;
TIMESPEC TS02 = FROM slow_exception TO slow_exception TS01*2;
このようなマルチサイクル タイミング制約を定義します。残念ながら、上記のケースは、ドキュメントの新しいバージョン、特に Vivado ツールのドキュメントでは説明されていません。
Vivado の XDC ファイルで上記の問題を解決する方法を知っている人はいますか?