verilog - 出力配列を正しく割り当てる

Question

すべてのインデックスを割り当てることなく (ループなしで) 入力バスを出力バスに割り当てるにはどうすればよいですか。

私はそのようなことを念頭に置いていました：

module test(input [2:0] in, input CLK, output [2:0] out);
reg [2:0] state;
always @(posedge CLK) state <= in; 
assign out = state;

しかし、このコードは機能しません。が必要です: out[0] = in[0], out[1] = in[1], out[2] = in[2].