問題タブ [xilinx-ise]

センサーを使用して、そこから値を読み取っています。uart_liteザイリンクス EDK を追加し、そのピンをボードの GPIO にマップしました。PS (Zynq PS) クロックは 50Mhz/100Mhz/200Mhz です。UART の RX から 115200 ボー レートで 2 ストップ ビットと偶数パリティでデータを受信して​​います。

ドキュメントで提供されているレジスタを使用して UART を使用しています。ctrl_reg、stat_reg、RX_reg、 の4 つのレジスタがありますTX_reg。これらを使用して、データの受信と送信を行うように uart を構成できます。のドキュメントuartliteはこちらです。

現在、データを受け取って Teraterm で印刷しようとしています。

UART を正しいモードとそのレジスタに設定するコードを次に示します。

したがって、while ループは継続的に実行して値を出力する必要がありますが、18 バイトを出力した後にのみ停止しますか?? しかし、私の出力は次のようになります:

これが私のデバッグの試みです：

「ubuntu」に「ise14.6」をインストールしましたが、インストール後の起動方法がわかりません。
setting.sh をソースにする必要があることをどこかで読みましたが、「ise14.6」をインストールしたフォルダーにそのようなファイルはありません。助けてください。それを起動する必要があり、その後、ライセンス構成マネージャーを起動して新しいライセンスをロードする必要があります。よろしく
お願い します

ザイリンクス ISE *.filter ファイルに関するドキュメントを探しています。

メッセージ/警告/エラー フィルタ エントリの短い例を次に示します。

この場合、解釈は簡単です。XST メッセージを警告 ID 1127 でフィルタリングし、重要度が「警告」であり、これはデザイン エンティティ「button_center」が原因です。

これは、ワイルドカードを使用してフィルタリングすることで拡張できます。

したがって、arg-Tag は match_type で拡張され、タグ値にはいくつかのワイルドカードがあります。これも理解できます。

ただし、場合によっては、1 つのフィルター タグに複数の引数タグが含まれます。

これは何を意味するのでしょうか？

ISE で VHDL モジュールを作成し、対応する回路図シンボルを生成しました。回路図レイアウト エディタの属性を使用して指定された、シンボル内のバスを可変幅にしたいと考えています。プロジェクト全体の DRC は問題ありませんが、最上位の回路図を合成しようとすると、「変数」として指定した各ポートでエラーがスローされます。こことここにリストされている常識と例からこれを構築しました。

モジュールの VHDL:

モジュールのシンボル (4 x 256 幅のバスに接続された回路図):

プロパティ ウィンドウ:

エラーログ：

エンベデッド ソフトコア IP を使用してシンプルなデザインをインプリメントするためにザイリンクス EDK に取り組んでいるときに、いくつかのハードルにぶつかりました。直面している問題の詳細な概要を以下に示します。

私たちの理解によると、EDK デザイン フローを使用したソリューションに関連する次の手順に従いました。

ステップ 1 - ザイリンクス ISE - 新しいプロジェクトを作成 - 新しいソースを追加 - エンベデッド プロセッサを選択すると、XPS が開き、ソフトコア IP を選択または作成できます。

ステップ 2 - Xilinx Platform Studio (xps) - 新しいボード サポート パッケージ (BSP) を作成し、ソフトコア IP、ペリフェラル、およびその他の詳細に関する情報を入力します。- ハードウェア設計をSDKにエクスポート

ステップ 3 - ザイリンクス SDK - ハードウェア プラットフォームの作成 - ハードウェアのリンク - ソフトウェア環境のセットアップ - ザイリンクス C プロジェクトの作成

問題 -->

xilinx ise でプロジェクトを作成し、xps を使用してエンベデッド プロセッサを追加しましたが、プログラミング ファイルを生成しようとすると、次のエラー メッセージが表示されます。

gmake エラーを削除するために、gmake 用の make へのリンクを既に作成しており、sdk 用に正常に動作していますが、ここではエラーが表示されています。リンクがあるかどうかを確認するために、「ln」コマンドを実行し、この出力を得ました

また、ライセンスの面でも問題に直面しています。xps を開くたびに、ライセンスが存在しないことが示され、ザイリンクス ライセンス マネージャーが開きます。ザイリンクス ウェブサイトに登録し、.lic ライセンス ファイルを取得しました。ほんの数日前です。

xps を開くたびに、xilinx.lic ファイルを追加する同じプロセスに従う必要があります (参照用の PFB 画面)。

</p>

</p>

ここで以前の質問を参照すると、私はトライステートを利用して一般的なバスを操作してきました。まだいくつかの実装上の問題があるようです。

トライステートは、次のタイプのコードを使用します。

assign io [幅-1:0] = (re)?rd_out [幅-1:0]:{幅{1'bz}};

合成と翻訳はうまくいきます。予期していなかった警告やエラーは発生しませんでした (これは試験的な実行にすぎず、ほとんどのコンポーネントは何も実行せず、未接続のままになるため、警告やエラーが発生することを予期していました)。しかし、実際に実装しようとすると、すべてのバス (3 つある) が 1111111111111111 または -1 を出力し、バイナリから BCD コンバーターに変換されます。バス上で受信した命令が -1 の場合に停止するように制御マトリックスに指示することで、実際にそうであるかどうかを確認したところ、停止しました。

トライステートがロジックに変換されたときに受け取る警告は次のとおりです。

Xst:2040 - ユニット Neptune_I: 16 個のマルチソース信号がロジックに置き換えられます (プルアップあり)

Xst:2042 - ユニット alu: 16 個の内部トライステートがロジックに置き換えられます (プルアップあり):

等々。Neptune_I は最上位のモジュールであり、それが参照しているマルチソース信号はバスだと思います。

プルアップのイエスがこの問題の根源であるかどうかは疑問です。それは単にすべてを引き上げて、常に-1になっているのでしょうか? しかし、これは私には意味がありません。なぜなら、トライステートがアクティブになると、信号は制御されるはずのエンティティによって制御されなければならないからです。

時間をかけてトライステートではなくロジックにコードを置き換えたいのですが、どうすればよいかわかりません。

どんな助けでも大歓迎です。

私はオンラインで書籍 (Free Range VHDL) を読んで VHDL を学習しており、Xilinx ISE Webpack 14.7 を介して Nexsys2 にサンプルを実装しています。Free Range VHDL のテキストを読み直しており、現在、プロセスについて説明している章にいます。プロセスとは何か、どのように機能するかについてはしっかりと理解していますが、例を実装しましたが、結果はわかりません。

次のコードを使用して、8 対 1 のマルチプレクサを実装しました。

「ce」信号が「1」の場合にのみマルチプレクサ操作を実行します。すべてが期待どおりに機能しました。次に、感度リストから「ce」シグナルを削除して実験を試みました。プロセスステートメントに関する私の理解に基づいて、機密リストのシグナルが変更された場合にのみ実行する必要があります。「ce」信号を削除することにより、回路は「ce」の変更のみに応答しなくなります。変更された回路は次のとおりです。

ご覧のとおり、唯一の変更点は、機密リストから「ce」が削除されたことです。ただし、この回路を実装すると、センシティビティ リストに「ce」が含まれていたバージョンとまったく同じように動作します。つまり、シグナル「d_in」と「sel」を一定に保ちながら、「ce」を変更すると、プロセス ステートメントが実行され、「ce」がまだセンシティビティ リストにあるかのように出力シグナルが変更されます。合成を実行しても、警告は表示されませんでした。プログラムが「ce」も監視する必要があると仮定したようですが、警告も生成する必要があると思いました...

助けてくれてありがとう！

同様に - create_generated_clock [get_pins xyz] -source clk -divide_by 4 -invert

sdc を ucf に変換する必要があります。

UCF 制約で -invert を記述する方法は?

ザイリンクス fpga テクノロジでサポートされている DCM/PLL を探す場所を教えてください。例 - virtex 4 ではサポートされているが xcv5 ではサポートされていない DCM_ADV