system-verilog - SystemVerilog アサーション エラー: 非定数式の不正な使用

Question

SLV_DCR_TIMEOUT_WAIT はレジスタにプログラムされた値であるため、定数値ではありません。アサーションで同じものを使用するにはどうすればよいですか。

assign DCR_CLK = testbench.sw_top_inst.DUT.megatron_x.megatron_cib.dcr_slave_cfg.DCR_clk;
assign DCR_TIMEOUT_WAIT = testbench.sw_top_inst.DUT.megatron_x.megatron_cib.dcr_slave_cfg.dcr_timeout_wait[15:0];
assign SLV_DCR_TIMEOUT_WAIT = testbench.sw_top_inst.DUT.megatron_x.megatron_cib.dcr_slave_cfg.Sl_dcrTimeoutWait;
assign SCRUB_INIT = testbench.sw_top_inst.DUT.megatron_x.megatron_cib.dcr_slave_cfg.scrub_init;

// end

//=================ASSERTION TO CHECK SLV_DCR_TIMEOUT_WAIT============================//
property slv_dcr_timeout_wait;
    @(posedge DCR_CLK) disable iff (!DCR_TIMEOUT_WAIT)
        $rose(SCRUB_INIT) |-> $rose(SLV_DCR_TIMEOUT_WAIT) ##(DCR_TIMEOUT_WAIT) $fell(SLV_DCR_TIMEOUT_WAIT);
endproperty: slv_dcr_timeout_wait

assert property (slv_dcr_timeout_wait);

エラーメッセージ ：

エラー - [SVA-INCE] 非定数式 の
不正 使用-constant 式は、遅延や繰り返し範囲などの場合のプロパティ、シーケンス、およびアサーションでは許可されていません。 問題の表現を精緻化時定数に置き換えてください。