Qsys によって生成された Verilog を Quartus 合成の前に変更することはできますか?
Qsys の下でコンポーネントを設計しました。Quartus (14.0) プロジェクトの下に design.qsys ファイルを追加し、それを「トップレベル」として選択しました。
Qsys は design.v という名前の verilog トップ コンポーネントを生成しますが、それを変更すると、Quartus はプロジェクトを合成するときに変更を消去します。
fpga I/O (チップセレクトと書き込み) でいくつかのアバロン信号を «エクスポート» するように一番上のコンポーネントを変更して、オシロスコープで確認したいと考えています。