問題タブ [quartus]

私はアルテラQuartus2を使用してカスタム8ビットプロセッサを実行していますが、ラップトップでコンパイルするには永遠に時間がかかります。私はシミュレーションのみを使用しており、回路図（ブロック図）とVHDLでプロセッサを作成しています。現在、コンパイルには約10分かかります。これは、プロジェクトのデバッグフェーズにいるため、内部のタイミングを修正し、何が起こるかを確認するためにほとんど変更を加えないため、面倒です。

実際にはFPGAに配置していないので、「フィッター」と「アセンブラー」のコンパイルフェーズが必要ですか？

1つのlpm_ram_dqのメモリファイルの内容を変更して、再コンパイルせずにシミュレーションでテストできますか？

要約すると、誰もがそれをより速くコンパイルする方法を知っていますか？

QuartusのRTLビューアに表示される変数はどのようになっていますか。RTLビューアを開くと、変数のレジスタが表示されません。

例えば：

RTLビューアがRTLビューアにop_codeを表示しない理由はありますか？VHDLを使用しています。

編集：

高速化するために、一部のコードをCPLDまたはFPGAに移動することを検討しています。以前にXilinksとそのツールスイートを使用したことがありますが、何らかの理由で今回はアルテラを使用することにしたので、QuartusIIに慣れようとしています。

特に、使用しているチップにピンを明示的に割り当てる方法を探しています。ザイリンクスでは、ネットリストファイルを編集しますが、Quartusではそのようなものは見つかりません。これを行うプログラム（Assignments => Pin Planner）がありますが、GUIが不格好で、テキストエディターでピンを編集したいので、2つの質問があります。

A：ピン割り当てを保存しているファイルを見つけるにはどうすればよいですか？プロジェクトナビゲータのファイルの下には表示されませんが、Pin Plannerで割り当てたピンはセッションごとに保持されるため、どこかに保存する必要があります。

B：これは恐ろしい考えですか？

IDEはQuartusII10.1開発キットはMAXII開発ボード言語はVHDLです

編集：今、私はUSBを介して開発キットとインターフェースしようとしているという問題に遭遇しました。その上にシリアルデータレシーバーを作成していて、データ入力ピンを付けています。開発キットにはUSBレシーバーがあるので、USBコネクタがオンになっているピンにdinをマップしようとしています。私が持っているファイル（rm_maxII-develop_board-rev1.pdf）によると、USBコネクタは「BoardDesignation U13」にありますが、Pin PLannerに入ってそれを割り当てようとすると、PIN_U13がありません。これはPinPlannerではなくpdfのエラーだと思いますが、これまでアルテラ製品を扱ったことがないので、非常に混乱しています。

CPLDへの外部入力の問題をトライステートバッファに通して解決する必要があります。Quartus IIにトライステートバッファメガファンクションがあることは知っていますが、興味があります。特定のピンにZを出力するように指示すると、自動的に合成されるため、そのピンでトライステートバッファが有効になります。または、実装する必要があります。関数/バッファを書き込みますか？

これは完全なコードです

エラーは次のとおりです。

エラー (10821): move_key_detector.vhd(31) での HDL エラー: サポートされているレジスタ モデルと動作が一致しないため、"down" のレジスタを推測できません

情報 (10041): move_key_detector.vhd(29) での「ダウン」の推定ラッチ

エラー (10821): move_key_detector.vhd(31) での HDL エラー: サポートされているレジスタ モデルと動作が一致しないため、"up" のレジスタを推測できません

情報 (10041): move_key_detector.vhd(29) での "up" の推測ラッチ

エラー (10818): move_key_detector.vhd(41) で "next_state" のレジスタを推測できません。これは、クロック エッジの外で値を保持していないためです。

エラー (10818): move_key_detector.vhd(33) で "next_state" のレジスタを推測できません。これは、クロック エッジの外で値を保持していないためです。

この種のエラーが発生しています。HDLマニュアルを読んでこの推奨事項に従いましたが、これを修正する方法はまだわかりません。

誰でも私を助けることができますか？どうもありがとうございました！

コード：

そして、次のエラーが発生します。

エラー ( 10821 ):decoder10.vhd(106) での HDL エラー:start_againサポートされているレジスタ モデルと動作が一致しないため、レジスタを推測できません
情報 (10041): start_againdecoder10.vhd(75) での推測されたラッチ
:decoder10.vhd(106) での HDL エラー:higher[0]サポートされているレジスタ モデルと動作が一致しないため、レジスタを推測できません
情報 (10041): higher[0]decoder10.vhd(75) での推測されたラッチ
(これは最初の 18 ビットで続きます) 「より高い」の）

なんで合成しないの？そして、なぜ最初の 18 ビットしかhigher推論できないのでしょうか?

Verilog で 8 x 1 マルチプレクサを作成しようとしています。コードの解析と合成を実行すると、エラーが発生し続けます。これが私のコードです：

エラーメッセージは次のとおりです。

エラー (10170): テキスト "â" 付近の KuchtaClayton_HW7_P6.v(6) での Verilog HDL 構文エラー。期待 "）"

本質的に同じエラーが 21 個あり、一部は次のようになります。

エラー (10170): テキスト付近の KuchtaClayton_HW7_P6.v(6) での Verilog HDL 構文エラー â
エラー (10170): テキスト付近の KuchtaClayton_HW7_P6.v(6) での Verilog HDL 構文エラー

それらをダブルクリックすると、Y の各割り当て行に 3 回移動します。各ブール式で 3 つのエラーが発生したと思いますか? 割り当てで何が間違っていますか? Quartus II をプログラムとして使用しています。

Quartus WebEdition 12 を新しくインストールしましたが、デバイス ドライバをインストールしようとしています。

/opt/alteraアルテラがインストールされているフォルダーです。

/opt/altera/quartus/drivers/wdrvr/linux64教授のアドバイスに従って、ドライバーをインストールしようとしているところからです。

configureコマンドはうまく実行されます。カーネルが新しすぎてサポートさmakeれていないと言って失敗します。私は、fedora の 3.6.11 カーネルを使用しています。

問題のヘルプはありますか?

Verilog で小さなデザインを作成しましたが、タイミング シミュレーションを実行したいと考えています。私は VHDL ファイルに対してそれを行う方法を知っているので、(ほぼ) 同じ方法で行うことにしました。残念ながら、それはそれほど簡単ではありません。

デザインをコンパイルし、.sdo および .vho ファイルを受け取りました。しかし、テストベンチを実行しようとすると、次のエラーが表示されます。

Quartus 12.1 が VHDL ファイルを作成したように見えますが、Verilog デザインをシミュレートしたいと考えています (また、Quartus は同時に 1 つの VHDL しかサポートしていません)。そこで、.sdo ファイルを SDF として追加し、「シミュレーションの開始」でシミュレーションを実行するという別の方法を試しました。しかし、エラーも表示されました（上記とほぼ同じ）。では、どうすればそれをバイパスできますか？または、Verilog デザインのタイミング シミュレーションを実行する別の方法はありますか?

だから私はFPGAに不慣れで、現在ハードウェアプロジェクトのためにアルテラDE-1ボードとQuartus IIソフトウェアを使用しています。ここで私の質問です。0 と 1 のバイナリ イメージ データを含む .txt ファイルがあります。さらに計算するために、このデータを FPGA のレジスタにロードする最良の方法は何ですか。SDRAM を使用しますか? ROM？

私は現在 Verilog でコーディングしており、以前に Verilog ファイル I/O ステートメントを使用しましたが、合成には明らかに使用できないことをどこかで読みました。それで、私がこれについて行くための最良の方法は何でしょうか。どんな提案でも大歓迎です。ありがとう ：）