vhdl - インスタンスにポート「a」がありません

Question

そのため、ザイリンクスのウェブサイトから学生向けのラボに取り組んでいます。オンラインでさまざまな例を調べてみましたが、問題の解決に役立つ例が見つからないようです。コードを合成しようとすると、次のエラーが発生します。私は主に別の文字とケースに切り替えようとしました。ラボ pdf のサンプル コードでさえ、コンポーネントを宣言するための構文エラーがありました。どんな助けでも大歓迎です。

以下は、私が得ているエラーのリストです。

[Synth 8-485] インスタンスにポート 'a' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]

[Synth 8-485] インスタンスにポート 'a' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]

[Synth 8-485] インスタンスにポート 'b' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]

[Synth 8-485] インスタンスにポート 'b' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":67]

[Synth 8-485] インスタンスにポート 'b' がありません ["C:/Nexys 4 >Projects/lab1_3_1/lab1_3_1.srcs/sources_1/new/mux_2bit_2_to_1.vhd":60]

以下は私のコードです：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity mux_2bit_2_to_1 is
    Port ( x0 : in STD_LOGIC;
           x1 : in STD_LOGIC;
           y0 : in STD_LOGIC;
           y1 : in STD_LOGIC;
           s : in STD_LOGIC;
           m0 : out STD_LOGIC;
           m1 : out STD_LOGIC);
end mux_2bit_2_to_1;

architecture Behavioral of mux_2bit_2_to_1 is
    component and2 port
    (
        i0, i1 : in STD_LOGIC;
        o : out STD_LOGIC
    ); end component;
    
    component or2 port
    (
        i0, i1 : in STD_LOGIC;
        o : out STD_LOGIC
    ); end component;

    component INV port
    (
        a : in STD_LOGIC;
        b : out STD_LOGIC                                         LINE 60
    ); end component;

    signal c, d, f, g, h : STD_LOGIC;

begin

inv_comp1 : INV port map (                                       LINE 67
    a=>s, 
    b=>c
);
and_comp1 : and2 port map (
    i0 => x1, 
    i1 => c,
    o => d
);
and_comp2 : and2 port map (
    i0 => x0, 
    i1 => c,
    o => g
);
and_comp3 : and2 port map (
    i0 => y1, 
    i1 => s,
    o => f
);
and_comp4 : and2 port map (
    i0 => y0, 
    i1 => c,
    o => h
);
or_comp1 : or2 port map (
    i0 => d,
    i1 => f,
    o => m1
);
or_comp2 : or2 port map (
    i0 => f,
    i1 => h,
    o => m0
);
end Behavioral;