Verilog 回路の素敵なプロットを生成するために、杉山の有向グラフ レイアウト アルゴリズムを使用していじっています。私が抱えている問題は、レイアウト アルゴリズムが、各ブロック (または頂点) に 1 つの入力エッジまたは出力エッジしかないと想定していることです。しかし、実際の回路には複数の入力と出力の接続を持つブロックがあり、理想的には固定された順序のままです。
入力ごとに追加の頂点を追加することを考えていましたが、何とか 1 つのブロックに接続されているすべての頂点を 1 つのブロックとして扱います。Python では、[ [a.in], [b.in], [c.in1, c.in2] ]c が 2 つの入力を持つブロックであるようなものです。レイヤー間の接続マトリックスを構築するとき、リストは平坦化されます。
私は正しい軌道に乗っていますか？これを行う簡単な方法はありますか？このようなブロックを処理するために杉山のアルゴリズムを拡張するのに役立つリソースを教えてください。