次の順次ゲート レベルのネット リストを解析したいと考えています。そして、出力によってゲートの順序 (ポートの順序) が得られるので、コードで他の計算を行うことができると期待しています。私はyosysコマンドを使ってそれをやろうとしましたread_verilog s27.v
。コードをデバッグすることはできましたが、セル ライブラリや、ゲートの順序付けを行うためのものを取得できませんでした。
PS: 私は abc コンパイラを使用してそれを試みましたが、ゲートではなく主要な入力と出力の順序しか得られませんでした。以前に yosys がそれを実行できるかどうかを尋ねたところ、肯定的なフィードバックが得られました。
module s27 ( GND, VDD, CK, R, G0, G1, G17, G2, G3 );
input GND, VDD, CK, R, G0, G1, G2, G3;
output G17;
wire G5, G10, G6, G7, G13, n1, n2, n3, n4, n5, n6, n7, n8, n9, n11,
n12,n13, n14;
DFFSR \DFF_2/Q_reg ( .D(G13), .CLK(CK), .R(R), .Q(G7) );
DFFSR \DFF_0/Q_reg ( .D(G10), .CLK(CK), .R(R), .Q(G5) );
DFFSR \DFF_1/Q_reg ( .D(n1), .CLK(CK), .R(R), .Q(G6) );
INVX1 U1 ( .A(G17), .Y(n1) );
INVX1 U2 ( .A(G2), .Y(n2) );
INVX1 U3 ( .A(G3), .Y(n3) );
INVX1 U4 ( .A(G6), .Y(n4) );
AND2X1 U5 ( .A(n5), .B(n2), .Y(G13) );
AND2X1 U6 ( .A(G0), .B(G17), .Y(G10) );
OR2X1 U7 ( .A(n6), .B(n7), .Y(G17) );
OR2X1 U8 ( .A(n14), .B(n8), .Y(n7) );
AND2X1 U9 ( .A(n5), .B(n9), .Y(n8) );
OR2X1 U10 ( .A(G1), .B(n12), .Y(n5) );
AND2X1 U11 ( .A(n3), .B(n9), .Y(n6) );
OR2X1 U12 ( .A(G0), .B(n4), .Y(n9) );
INVX1 U13 ( .A(G7), .Y(n11) );
INVX1 U14 ( .A(n11), .Y(n12) );
INVX1 U15 ( .A(G5), .Y(n13) );
INVX1 U16 ( .A(n13), .Y(n14) );
endmodule