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For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
yosys - Yosys合成スクリプトの良い「テンプレート」とは?
独自の Yosys 合成スクリプトを作成したいと考えています。始めるのに適したテンプレートは何ですか? マニュアルと Web ページにはさまざまな例が含まれていますが、「正式な」Hello World の例はありません。
verilog - エラー登録 ABC ステージでの Liberty ファイル読み取り
さまざまな合成ツールで既にテスト済みの liberty ファイルを使用しています。正常に動作していますが、ここで使用しようとすると、以下にエラーが表示されます。
フローの手順は次のとおりです。
ステージ「abc」で失敗しています。問題を理解していただければ幸いです。
この問題をクリアする方法を教えてください。
c++ - LLVM パスから yosys パスを実行するには?
私は2つのプログラムで作業してきました.llvmのoptとクリフォードウルフのyosysはどちらもパス用の同様のインターフェースを持っています.(それらは最適化パスとして共有ライブラリを使用します)
llvm opt パスによって生成されたデータに基づいて、yosys.h の特定のデータ構造と関数を使用して、デザイン モジュール (その後、Verilog でファイルに書き込まれます) を構築したいと考えています。
問題: llvm-opt のパスで yosys.h の関数やデータを使用したいと考えています。そのようなコードをコンパイルするにはどうすればよいですか (編集: また、llvm-opt または yosys または別のバイナリ実行可能ファイルで実行します)。個別に、個別のパスとしてコンパイルおよび実行できます。
YOSYS PASSのコンパイル
そしてそれを実行します
yosys -m yosyspass.so verilogfile.v
コンパイルLLVMパス
そしてそれを実行します
opt -load ./llvmpass.so -llvmpass Somefile.bc
しかし、 llvm 、 yosys の両方のコンポーネントを持つコードを構築する方法は? そしてそれを実行する方法は？
yosysのソースコードをあまり変更せずにこれを実現するにはどうすればよいですか? これはすべて、llvm-opt パスの verilog 生成バックエンドを作成しないようにするためです。
私の解決策の1つ：
メタプログラミング: つまり、コンパイルして yosys パスとして実行すると結果が得られるコードを生成します (llvm opt 入力に基づく Verilog デザイン ファイル)。
共有ライブラリを構築する際に何か基本的なことが欠けているのではないでしょうか? 私はこの種のことに慣れていません。任意の入力を歓迎します。
このプロジェクト (無関係ですが) は、Rotems C-to-Verilog および toronto の legup HLS ツールの univ に似ている可能性があります。
yosys - Yosys ConstEval API はどのように機能しますか?
組み合わせ回路の評価が必要なプラグインを作成しようとしています。私が収集できるものから、 ConstEval はこれを行うツールです。ただし、API は私にはあまり明確ではありません。ConstEval のメンバーとそのメンバーの概要はどこかにありますか?
yosys - yosys はポートの順序を保持しますか?
yosys はモジュール/セルの入出力ポートの順序を保持しますか? RTL の順序は、読み取り/書き込み時に Verilog の順序と一致することが保証されていますか? yosysによって順序が「予期せず」変更されることはありますか?
yosys - Use iopadmap with extra clock port
For some reason I want to map some IO ports in my design to cells. iopadmap provide a good way to do this. I used
However, when afterwards I use other tools to do timing analysis, it won't analyze these paths since they are neither IO nor constrained by clocks.
My current idea is to add the clock to the cells, to make them just like regular registers. So I added another port CLK to IBUF, but how could I connect the global clock to it? I have multiple IBUF cells, so something like
doesn't work.
verilog - Yosysを使用したFSMエクスポート
Verilog デザインを合成するために、Yosysという非常に優れたツールを試しています。Yosys コマンド fsm_export を使用して Verilog デザインで FSM をエクスポートしたいのですが、何も生成されません。このコマンドはどのように呼び出されるのだろうか?
私が呼び出した一連のコマンドは次のとおりです。read_verilog qwerty.v ; fsm_export
生成が成功し、KISS2 形式の FSM がある場合、FSM を視覚化できる (オープンソースの) ツールを知っている人はいますか?
本当にありがとう！