assert - active_clk が High のときにクロックが供給されていることを確認する SystemVerilog アサーション

Question

私が DUT を検証している設計仕様では、active_clk 信号が High のときにワード クロックとビット クロックが生成されるという要件があります。私は SVA の使用経験がほとんどないので、もう少し経験のある人が正しい方向に向けてくれるか、解決策を提供してくれることを期待していました。

Answer 1

固定/計算された期間内に他の2つのクロックの立ち上がり/立ち下がりエッジを予測するために使用できる常時オンのクロックを用意してください。以下のコードのようなもの：

 bit aon_clk;
 always #1 aon_clk = ~aon_clk;

 property clk_chk;
   @(aon_clk)
   // Within say 25 Always ON Clks, you should expect a rise/fall of bit_clk
   active_clk |=> ##[0:25] $rose(bit_clk) && active_clk ##[0:25] $fell(bit_clk) && active_clk;
 endproperty

 assert property (clk_chk) else $display($time," Clks not generated");