Verilog で reg のサイズを計算する方法があるかどうか疑問に思っていました。かなり調べたところ、$size(a) が見つかりましたが、これは SystemVerilog のみであり、私の Verilog プログラムでは機能しません。
誰かがこれに代わるものを知っていますか??
また、補足として聞きたいと思いました。ファイル内の値を更新すると、シミュレーション時にその変更が考慮されないという意味で、テスト ベンチに問題があります。古いテスト ベンチを使用していた可能性があると言われましたが、このプロジェクトで使用できるのは、私が継続的にシミュレートしているものだけです。
編集：
何が問題なのかを理解するために、私のコードには「開始」信号があり、それが 1 に設定されると操作が開始されます。それ以外の場合は、アイドル状態のままです。start=0 でテスト ベンチの作成を開始し、テストとシミュレーションを行った後、start を 1 に設定してテスト ベンチを編集しました。別のテスト ベンチを使用しているかどうかを確認しようとしましたが、このプロジェクトで使用しているテスト ベンチはこれだけです。
締め切りが迫っていたので、「凍結された」テストベンチに適応するようにコードに取り組みました。必要なすべての結果が得られましたが、コードの他の機能をテストしたかったので、新しいプロジェクトを作成し、コードをコピーして新しいファイルに貼り付けました (同じテスト ベンチを含む)。しかし、シミュレーションを実行すると、波形に間違った結果が表示されました (すべてのモジュールとテスト ベンチでまったく同じコードを使用していたにもかかわらず)。理由はありますか？
どんな助けでも大歓迎です:)