vhdl - シミュレーションが機能しない - ポート マッピングが間違っていますか?

Question

VHDL コード

まず、リダイレクトで申し訳ありませんが、その方が簡単です。デジタル時計を作っているのですが、ご覧のとおり、clock_AN と clock_seg_out は変わりません。これは間違ったポート マッピングが原因ですか? ありがとう！

Answer 1

入力マスター クロックが遅すぎます。分周器 cct を見ると、100MHz クロックを分周するようにプログラムされているように見えます。したがって、次のいずれかです。

• テストベンチのマスタークロックを高速化
• または、デバッグ目的で分周器のターゲットをより低い数値に設定します

適度なシムタイムが必要な場合は、#2 を使用してください。