a+b、ab、a & b、または a | のいずれかを計算する Verilog モジュールを作成しています。b.
問題は、a+b と ab を計算することです。ただし、a & b と a | は計算できません。b 何も返さない。
input [31:0] a, b;
input [2:0] op;
output [31:0] z;
output ex;
wire[31:0]a0,a1,a2,a3;
assign a0 = a & b;
assign a1 = a | b;
assign a2 = a + b;
assign a3 = a - b;
assign z=a0;
//assign z=a1;
//assign z=a2;
//assign z=a3;
endmodule
モジュールは基本的に a+b、ab、a&b、および a|b を計算し、その計算値を z に割り当てます。
そして、a + bとabの計算に成功し、計算された値をzに入れます。
ただし、a&b および a|b の場合、z には何も割り当てられません。
どうすればこれを解決できますか?
お手数ですが、よろしくお願いいたします。