問題タブ [iverilog]

Macbook Air で verilog プログラムを実行できるように、iverilog コマンドを作成してみました。ファイルをインストールするためのいくつかの手順の後、チュートリアルでは次のように入力するように指示されました。

iverilog コマンドに関しては動作しました。つまり、.v ファイルをコンパイルできます。lsただし、、、などの通常のコマンドman。コマンド セットの PATH の問題だと思います。つまり、通常の UNIX コマンドが見つからないということです。

誰かがそれを修正する方法を教えてもらえますか?毎回PATHをエクスポートする必要はありませんか?

Verilog で 10 個のスペースを持つ 32 ビット配列を作成しようとしています。コードは次のとおりです。

次に、そのレジスタ内のさまざまな場所に 32 ビット値を割り当てようとします。コードサンプルは次のとおりです。

コンパイルすると、次のエラーが発生します。

その 21 行目は、アクセスしようとしている私を表していますinternalMemory[1]。

なぜこれが起こっているのか、それを修正する方法について何かアドバイスはありますか?

ありがとう！

更新 1:

ここで要求されているように、実装しようとしている命令レジスタのコードがあります。

Verilog ファイルを解析してモジュールの入力と出力の名前を取得できるツールまたはスクリプトはありますか? iverilog と yosys を調べてみましたが、この機能がないようです。私は自分で書くことができますが、車輪を再発明したくありません。ありがとう！

デザインには複数のマルチプレクサが必要です。それらはすべて 2 つの入力を持ち、ほとんどが 32 ビット幅です。32 ビット、2:1 マルチプレクサの設計から始めました。

現在、5 ビットの 2:1 マルチプレクサが必要で、32 ビット デザインを再利用したいと考えています。入力の接続は簡単ですが (以下のコードを参照)、出力の接続に苦労しています。

これは私のコードです：

コードを iverilog で実行すると、マルチプレクサが 32 ビットの出力を想定しているが、接続されているバスの幅が 5 ビットしかないという警告が表示されます。シミュレーションは期待どおりの結果を示していますが、警告を取り除きたいです。

マルチプレクサ出力の未使用の 27 ビットを無視するように iverilog に指示する方法はありますか、それとも32 ビット幅のバスをマルチプレクサの出力に接続する必要がありますか?

Verilog で D フリップフロップを使用して 4 ビット カウンターを作成しようとしています。この図http://i.imgur.com/VR5593a.pngに従っています。個々の D フリップフロップのコードを取得しました。私が抱えている問題は、最初のクロック サイクルの D0 にあります。最初は Q0 を 1、Q1、Q2、Q3 を 0 と仮定する必要があると思います。コード内で D0 の初期値を 1 回だけ渡す方法がわかりません。

Verilog のラボで作業していますが、タスクの 1 つで、2 つの異なるアドレスに異なるコンテンツを書き込むように指示されています。

これが私のコードです：

mem は次のように機能します。

ワードを読み取るには、アドレスにそのアドレスを設定し、読み取りを設定します。少し遅れて、単語の内容は memOut で安定します。書き込みは memIn に書き込むデータを設定し、address に書き込み先アドレスを設定し、write を設定します。データは、clk の次の正のエッジでデスティネーションに書き込まれます。

上記の出力はアドレス 16 の正しい値ですが、アドレス 20 と 24 は "xxxxxxxx" です。

私はしばらくこれに固執しており、memIn を再割り当てできない理由がわかりません。

どんな助けでも大歓迎です。

ありがとう。

フリップフロップ構造コードとテスト ベンチ コード

どこで間違えたのかわからない。出力にいくつかのエラーが表示されます。

@@@テストベンチ@@@@

次のようなエラーを取得します。

エラー - [V2KS] Verilog IEEE 1364-2000 構文が使用されています

TFlipflop.v, 4 Verilog 2000 IEEE 1364-2000 構文を使用: ポートとタイプの宣言を組み合わせたもの。この構文をサポートするには、+v2k でコンパイルしてください。

エラー - [V2KS] Verilog IEEE 1364-2000 構文が使用されています

TFlipflop.v、4 Verilog 2000 IEEE 1364-2000 構文使用: Ansi スタイルのポート宣言。この構文をサポートするには、+v2k でコンパイルしてください。

エラー - [V2KS] Verilog IEEE 1364-2000 構文が使用されています

TFlipflop.v、6 Verilog 2000 IEEE 1364-2000 構文を使用: コンマ区切りのセンシティビティ リスト。この構文をサポートするには、+v2k でコンパイルしてください。

デザイン ファイル 'test_TFlipflop.v' を解析中

エラー - [V2KS] Verilog IEEE 1364-2000 構文が使用されています

test_TFlipflop.v、21 Verilog 2000 IEEE 1364-2000 構文を使用: コンマ区切りのセンシティビティ リスト。この構文をサポートするには、+v2k でコンパイルしてください。

4 エラー CPU 時間: .036 秒