system-verilog - リセットを長時間保持するためのアサーション

Question

アサーションは常にクロックの n サイクル数に関連していることがわかります。タイムスケールで期間を確認する方法はありますか? 意味

リセットが 100ns 以下保持されているかどうかを確認したいとしましょう。このための assert ステートメントをどのように記述すればよいでしょうか?

Answer 1

はい、概念的には、SVA でローカル変数を使用して、このようなアサーションを記述できます。

次のようになります。

property reset_chk;
  time current_time;
  @(rst) (~rst, current_time = $time) |=> ($time - current_time == 100);
endproperty

ただし、このタイプのアサーションは、クロックに対して書かれていないため、避ける必要があります。

あるいは、そのような信号タイミングに対応するのに十分な速さの基準クロックをいつでも作成できます。

アサーションのローカル変数については、SVA のローカル変数を読み取ることができます