プロジェクトで BASYS 3 のクロックを使用したいと考えています。プロジェクトの制約を検索すると、次のコードが見つかりました。
set_property PACKAGE_PIN W5 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]
create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk]
誰かが私にそれを説明できますか？クロックの入力であることはわかっclkていますが、最後の行で何をすればよいですか? 私は何かを変更する必要がありますか？また、期間10.00とは何をwaveform{0 5}意味しますか？手伝っていただけませんか？
これらの行は、Synopsys Design Constraints (SDC) のフレーバーである Xilinx Design Constraints (XDC) です。
最初に、物理的な制約 (1 ～ 2 行目) とタイミングの制約 (3 行目) を区別することを強調します。これらは、デザイン フローのさまざまな段階で必要になります。
set_property PACKAGE_PIN W5 [get_ports clk]
この行は、最上位のポートclkを pin に接続しますW5。
set_property IOSTANDARD LVCMOS33 [get_ports clk]
この行は、ピンでの立ち上がり時間と立ち下がり時間のタイミング解析に必要な I/O 規格を設定し、セットアップ/ホールド タイム ウィンドウを生成します。
create_clock -add -name sys_clk_pin -period 10.00 -waveform {0 5} [get_ports clk]
これは、wire の 50% のデューティ サイクルで 100 MHz のクロック信号を定義しますclk。別のステートメントでこの時計を参照する必要がある場合は、 name を使用できますsys_clk_pin。