verilog - Verlog での低消費電力回路設計と、さまざまな入力シーケンスの消費電力の計算

Question

Verilogで以下の回路を実装したいです。FA は全加算器回路で、台形はマルチプレクサです。このパワー ゲーティング pmos を回路に追加する方法がわかりません。また、Synopsys Design Vision で回路を合成し、 APP が 0 と 1のときの電力の差を計算したいと思います。

どんな助けでも感謝します。

ありがとう

ファルハナ