system-verilog - システム Verilog アサーションでプロパティを書き込む方法は?

Question

動作を正式に検証するために、SVA にプロパティを記述したいと考えています。

これが私がしたいことです：

property prop1(sig1,sig2,sig3,sig4);
    @(posedge clk)
    $fell(sig1) ##[1:$] first_match($fell(sig2)) ##0 sig3 |-> sig4 == sig3;
endproperty

sig1 が落ちた後、残りの評価サイクル中に LOW のままになるように、上記のプロパティを書き換えるにはどうすればよいですか?

注: sig1 をディセーブル iff (sig1) として配置したくありません。

Answer 1

property prop1(sig1,sig2,sig3,sig4);
    @(posedge clk)
    (!sig1) throughout (##[1:$] first_match($fell(sig2)) ##0 sig3) 
          |-> sig4 == sig3;
endproperty

セクション16.9.9 1800-2012 LRM のシーケンスに対する条件を参照してください。