0 
property prop1;
@(posedge clk)
$fell(sig1) ##1 sequence1 |-> sequence2;
endproperty

iff sig1=1'b1最初のクロック サイクルの後にプロパティを無効にしたい。

ハイからローへの移行sig1が私のトリガー条件です。私が行うと、disable iff(sig1)トリガー条件が満たされなくなります。

またthroughout、正式な検証者の有効化シーケンスと満足シーケンスの両方で使用することはできません。

どうすればできますか？ありがとう！

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How about writing some satellite code to derive a delayed version of sig:

  always @(posedge clk) sig1d <= sig1;

  property prop1;
    @(posedge clk) disable iff(sig1d) 
    $fell(sig1) ##1 sequence1 |-> sequence2;
  endproperty

http://www.edaplayground.com/x/2tbX

于 2016-05-12T12:33:02.133 に答える