vhdl - Vivado がテストベンチファイルの変更を認識しない

Question

Vivado 2015.4 についてサポートが必要です。VHDL

プロジェクトにテストベンチファイルを追加しましたが、いくつかエラーがありました。これらのエラーを修正した後、シミュレーションを再実行すると、以前と同じエラーが原因で機能しません。

したがって、変更は認められませんでした。なぜか行方不明です。

ファイルを保存し、階層を上に移動してコンパイル順序を変更しようとしましたが、変更はありませんでした。ここで何が欠けていますか？Vivado を再起動しても解決しないため、まだ設定していない設定があるはずです。

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ファイルをプロジェクトに追加すると、既定では、プロジェクトフォルダー内の「ProjectName.sim」フォルダー内の場所にファイルをコピーするように設定されます。Vivado が使用しているこのコピーされたファイルを編集していないのに、これが起こった可能性はありますか?

Vivado が実際に使用しているファイルを見つける簡単な方法は、プロジェクト階層でそのファイルをダブルクリックすることです。

vhdl - Vivado がテストベンチ ファイルの変更を認識しない