verilog - System-Verilog テストベンチは、位相が 90 度ずれた同じ周波数の 2 つのクロックを生成します。

Question

システム Verilog テストベンチの場合、パラメーターを使用して 2 つのクロックを作成する必要があります。

クロック 1 = 250MHz、開始位相 0 度

Clock2 = 250MHz、Clock1 に対して 90 度の開始位相

次のことを試しましたが、クロック生成に影響はなく、両方ともまだ位相が合っています。この位相シフトを達成するにはどうすればよいですか?

  parameter CLK_PERIOD = 4000; //250MHz = 4000ps

  initial
    Clock1 = 1'b0;
  always
    Clock1= #(CLK_PERIOD/2.0) ~Clock1;

  initial begin
    Clock2 = 1'b0;
    #1000; //to make it 90degrees out of phase with Clock1
  end
  always
    Clock2= #(CLK_PERIOD/2.0) ~Clock2;

Answer 1

ブロックforever内で使用:Clock2 initial

module tb;
  parameter CLK_PERIOD = 4000; //250MHz = 4000ps
  bit Clock1, Clock2;
  initial
    Clock1 = 1'b0;
  always
    Clock1= #(CLK_PERIOD/2.0) ~Clock1;

  initial begin
    Clock2 = 1'b0;
    #1000; //to make it 90degrees out of phase with Clock1
    forever Clock2= #(CLK_PERIOD/2.0) ~Clock2;
  end
endmodule