system-verilog - システム Verilog アサーション - $rose

Question

次のポーズエッジが完了してから 4 サイクル後に req が高くなるというアサーションを書きたいと思います。私にとって、リセット時の完了はすでに高いです。完了の次のポーズエッジでリクエストを高くするにはどうすればよいですか。assert property {$rose(done) |-> ##4 req}しかし、なぜそれが機能しないのかわかりません。誰でも助けてもらえますか？

Answer 1

done が高い状態で開始し、低下してから再び上昇するのを待ちたい場合は、次のことを試してください。

assert property (!done ##1 $rose(done) |-> ##4 req)

ただし、done の立ち上がりエッジの 4 サイクル後に req が高くなることが保証されます。それがいつ起こるかについては何も述べていません（2サイクル前だった可能性があり、アサートされる前に行われた可能性もあります）。完了後 4 サイクルの req の上昇を厳密に強制したい場合は、代わりにこれを試してください。

assert property (!done ##1 $rose(done) |-> ##4 $rose(req))