vhdl - vhdl コードと 4 ビット ALU の流れを理解していますか?

Question

ここで 4 ビット ALU を作成しています。エンティティを宣言しています。

entity ALU is
      Port ( a : in  STD_LOGIC_VECTOR (3 downto 0););
       end ALU;

論理ベクトル配列がそこでどのように機能するかを説明してください。つまり、構文を意味します

        a : in STD_LOGIC_VECTOR (3 downto 0);

そしてまた

演算子 =>

2- シーケンシャル デザインとコンビナトリアル デザインと階層デザインの違いは何ですか? ALU CPU はそれらすべてでコード化されていますか?