system-verilog - なぜ SVA で暗黙のうちに NOT を使用するのは悪い考えなのですか?

Question

SystemVerilog Assertions (SVA) で、なぜ使用するのか:

not (a |-> b)

悪い考えですか？それは含意の空虚な成功の側面によるものですか (つまり、a真でない場合)?

Answer 1

はい。空虚なパスのため、afalse の場合、プロパティは保持されません。