vhdl - VHDL 97 および ISim でテストベンチに内部信号を取得する方法を教えてください。

Question

VHDL 97 とザイリンクス ISim を使用してテストベンチで作業しており、波形ではなくコードから UUT 内部信号 (Modelsim のスパイ機能など) の値を知る方法を探しています。

私はVHDL-2008で簡単にできることを知っていますがalias、誰かが別の方法を知っていますか?

ありがとう、

Answer 1

ステップ 1: パッケージでグローバル シグナルを宣言する

package SpyOnMySigPkg is
  -- synthesis translate_off 
  signal GlobalMySig : std_logic ; 
  -- synthesis translate_on 
end package SpyOnMySigPkg ; 

ステップ 2: パッケージを参照し、デザインのグローバル信号に割り当てます。

use work.SpyOnMySigPkg.all ;
entity MyDesign is 
....
    -- synthesis translate_off 
    GlobalMySig <= MySig ; 
    -- synthesis translate_on 

ステップ 3: パッケージを参照し、テストベンチで信号を読み取ります。

use work.SpyOnMySigPkg.all ;
entity tb is 
....
  process (GlobalMySig) 
  begin
    if GlobalMySig = '1' then ...