vhdl - VHDL ブロック間の接続のリストを生成するにはどうすればよいですか?

Question

VHDL ファイル内の高レベル VHDL ブロック間のすべての信号接続のリストを生成したいと考えています。

たとえば、これは Quartus の RTL ビューアが行うことですが、グラフィカルに表示されます。

結果をグラフィックではなくテキストにして、次のようにしたいと考えています。

Block A:
input: block_a_instance_name.signal_name <- block_b_instance_name.signal_name
input: block_a_instance_name.signal_name <- block_c_instance_name.signal_name
output: block_a_instance_name.signal_name -> block_d_instance_name.signal_name

BLOCK B:
input: block_b_instance_name.signal_name <- block_b_instance_name.signal_name
input: block_b_instance_name.signal_name <- block_c_instance_name.signal_name

これとまったく同じである必要はありませんが、この一般的な高レベルの接続情報を伝える必要があります。

Quartus またはその他の VHDL ツールでこれを行う方法はありますか?

Answer 1

この形式は、標準の VHDL ポート マップと似ていません。そのための簡単なPerlスクリプトで逃げることができるはずです。