vhdl - VHDL テストベンチで信号を遅延させる

翻译自：https://stackoverflow.com/questions/41097312 2016-12-12T09:03:59.940

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テストベンチで信号に遅延を設定したいと考えています。問題は、何百ものクロックサイクルが必要なため、何百もの中間信号を使用したくないことです。

これはシミュレーション用なので、合成できないコード (おそらく WAIT または AFTER) で遅延を追加する方法はありますか?

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