私は、コンピューター アーキテクチャ用に作成しているプロセッサ用に、Verilog で単純な符号拡張に取り組んでいます。
これが私がこれまでに得たものです:[編集:選択ステートメントを少し変更しました]
`timescale 1ns / 1ps
module SignExtender( CLK, extend, extended );
input[7:0] extend;
input CLK;
output[15:0] extended;
reg[15:0] extended;
wire[7:0] extend;
always
begin
while (CLK == 1)
extended[7:0] = extend[7:0];
extended[15:8] = {8{extend[7]}};
end
endmodule
while (CLK == 1) を追加すると、無限ループであると思われる問題が解決すると考えられます。これを iSim でテストしようとすると、回路が初期化されません。
また、[8]~[15]についてはコピー構文を外してextended[8]=extend[7]などをやってみましたが、同じ結果になるので一番奥の構文が正しいと確信しています。
テストファイルは次のとおりです。
`timescale 1ns / 1ps
module SignExtender_testbench0;
// Inputs
reg [7:0] extend;
reg CLK;
// Outputs
wire [15:0] extended;
// Instantiate the Unit Under Test (UUT)
SignExtender uut (
.extend(extend),
.extended(extended)
);
initial begin
// Initialize Inputs
extend = 0;
#100; // Wait 100 ns for global reset to finish
extend = -30;
CLK = 1;
#10;
CLK = 0;
if (extended == -30)
$display("okay 1");
else
$display("fail 1");
extend = 40;
#10;
if (extended == 40)
$display("okay 2");
else
$display("fail 2");
end
endmodule
これを成功させる方法はありますか?