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Verisity のe Verification Language用の無料のコンパイラはありますか?

Verilogを使用してチップを設計しています。私は3ビットのカウンターを持っています。カウンターが8番目のループにあるときに、クロックグリッチが発生し、その後は正常に動作するようにしたいと思います。Verilogデザインでクロックグリッチを生成するための可能な方法は何でしょうか？

私はHDL言語に非常に慣れていません。シフトレジスタのプログラム方法について質問があります。（私は私が他の方向にシフトすることを知っています）。なぜ本は使うのwire[N-1:0] r_nextですか？私の実装の欠点は何ですか？ありがとう

私の最初の試みは次のとおりです

しかし、本は次のように述べています。

私は、コンピューター アーキテクチャ用に作成しているプロセッサ用に、Verilog で単純な符号拡張に取り組んでいます。

これが私がこれまでに得たものです：[編集：選択ステートメントを少し変更しました]

while (CLK == 1) を追加すると、無限ループであると思われる問題が解決すると考えられます。これを iSim でテストしようとすると、回路が初期化されません。

また、[8]～[15]についてはコピー構文を外してextended[8]=extend[7]などをやってみましたが、同じ結果になるので一番奥の構文が正しいと確信しています。

テストファイルは次のとおりです。

これを成功させる方法はありますか？

StackOverflowの場合は少しこの質問かもしれませんが、コンパイラとVerilog（プログラミング言語と見なすことができます）の両方がこのプロジェクトに関連しています。

Verilog言語からGDSII形式またはネットリストへのオープンソース（またはダウンロード可能で非営利目的で使用できる）コンパイラはどこにありますか？多くのVerilogシミュレーター（ネイティブマシンコードまたはCにコンパイルする）、多くのVerilog-to-FPGAコンパイラーがありますが、Verilogからトランジスターの幾何学的構造を生成できるコンパイラーが必要です。

ネットリストはhttp://en.wikipedia.org/wiki/Netlistです-トランジスタ、抵抗器、さらにはセル（？）などのIC要素の相互接続。GDSIIに変換できますが、コンパイラが「Verilog-> Netlist」で動作する場合は、無料のコンバータ「Netlist->GDS2」も必要です。

GDSII http://en.wikipedia.org/wiki/GDSII-VLSI集積回路（IC）の形式であり、IC製造の財団で受け入れられています。一人の人間が彼のGDSIIをシリコンで製造することはほぼ不可能ですが、小さな例をコンパイルしようとするのは興味深いことだと思います。

このコンパイラは、「フルカスタム」（すべてのトランジスタ自体を描画します）または「セルベース」の設計（verilogはいくつかのライブラリセルの幾何学的セットにコンパイルされます）を使用できます。

もちろん、必要なコンパイラは大学のプロジェクトである可能性があり、大きなVerilogプロジェクトをコンパイルすることはできません。

ありがとう。

私は、VLSIエンジニアリングの学生が使用できる無料のオンラインアカデミック教育ツールの開発に携わっています。

プログラムの開発にProcessingを使用することにしました。

アプリケーションの中心となるのは、ユーザーがマウスを使用して画面上にいくつかのポリゴンをインタラクティブに描画する機能です。今のところ、Processing Canvasアプレットに長方形を描画し、通常の操作（選択、移動、削除、縮小など）を実行できる単純なグラフィックエディタスタイルのソリューションを開発しようとしています。入力したものに対してさらに計算を行う予定です。長方形のスケッチ（またはVLSI用語でのレイアウト）。

これまでのところ、インタラクティブな長方形の作成を可能にする小さなプロトタイプを開発することができましたが、選択機能と変換機能がありません。

私を正しい方向に導くことができるオープンソースアプリケーションや本があるかどうか疑問に思いました。

ありがとうございました。

Dhruv

RAM の書き込みに適したコードはどれですか?

1. ブロックdata_out内の割り当て:always

   /li>

2. ステートメントをdata_out使用して割り当て：assign

   /li>

推奨事項はありますか？

一部のテストベンチのフォールト カバレッジを測定するために tetramax を使用しています。テストベンチを実行し、テストしたいコアの VCD ファイルの入力と出力をダンプしています。

クロックとリセットは、外部テストベンチによって既に管理されています。したがって、Tetramax スクリプトにクロックとリセットを追加する必要はないと思います。

ただし、クロックの指定に副作用があるかどうかはわかりません....たとえば、入力と出力の間の内部遅延計算などです。

テトラマックス スクリプトにクロックとリセットを追加した場合の影響について、詳しい情報を持っている人はいますか?

乾杯、

私はグーグルでこれを見つけることができなかったので、ここに行きます：

合成される加算器のタイプを指定するための設計コンパイラ指令について聞いたことがある人はいますか？私はこのようにいくらか機能するものを探しています：

FWIW、私はSystemVerilogで作成し、Synopsys DCコンパイラーを使用していますが、他のコンパイラーでこれを実現するためのディレクティブについて聞いたことがある人は、私はすべて耳を傾けています。

ありがとうございました！

OASIS は、VLSI トポロジー表現のフォーマットです。OASIS 形式のパーサー、またはこの形式がどのように構成されているかを説明するドキュメントが必要です。Googleでそれについての言及が見つかりません。

そこに利用可能なOASISパーサー、またはファイル構造に関する少なくともいくつかのドキュメントはありますか?