verilog - Verilog で合成可能な遅延を取得する方法

Question

Verilog でエラー制御コードを実行しました。18000 ns の遅延でデータをデコードしました。デコードされたデータを元のデータと比較する必要がありますが、元のデータは約 100 ns から始まるため、この 2 つの信号を比較する方法を教えてください。

Verilog で入力データを遅延させるにはどうすればよいですか?

これを実装する必要があるのはハードウェアです。