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以下のコードは、ザイリンクスのアプリケーションノートからVerilogにデルタシグマDACを実装しており、同等のVHDLコードを記述したいと思います。私はVerilogについて何も知りませんし、VHDLの初心者なので、多くの推測とおそらく初心者のエラーを行う必要がありました（以下のコード）。翻訳が正しいかわかりませんが、誰か助けてもらえますか？

オリジナルのVerilog

`timescale 100 ps / 10 ps
`define MSBI 7

module dac(DACout, DACin, Clk, Reset);
output DACout;
reg DACout;
input [`MSBI:0] DACin;
input Clk;
input Reset;

reg [`MSBI+2:0] DeltaAdder;
reg [`MSBI+2:0] SigmaAdder;
reg [`MSBI+2:0] SigmaLatch;
reg [`MSBI+2:0] DeltaB;

always @(SigmaLatch) DeltaB = {SigmaLatch[`MSBI+2], SigmaLatch[`MSBI+2]} << (`MSBI+1);
always @(DACin or DeltaB) DeltaAdder = DACin + DeltaB;
always @(DeltaAdder or SigmaLatch) SigmaAdder = DeltaAdder + SigmaLatch;
always @(posedge Clk or posedge Reset)
begin
    if(Reset)
    begin
        SigmaLatch <= #1 1'bl << (`MSBI+1);
        DACout <= #1 1'b0;
    end
    else
    begin
        SigmaLatch <== #1 SigmaAdder;
        DACout <= #1 SigmaLatch[`MSBI+2];
    end
end
endmodule

VHDLでの私の試み：

entity audio is
    generic(
        width  : integer := 8
    );
    port(
        reset  : in    std_logic;
        clock  : in    std_logic;
        dacin  : in    std_logic_vector(width-1 downto 0);
        dacout : out   std_logic
    );
end entity;

architecture behavioral of audio is
    signal deltaadder    : std_logic_vector(width+2 downto 0);
    signal sigmaadder    : std_logic_vector(width+2 downto 0);
    signal sigmalatch    : std_logic_vector(width+2 downto 0);
    signal deltafeedback : std_logic_vector(width+2 downto 0);
begin
    deltafeedback <= (sigmalatch(width+2), sigmalatch(width+2), others => '0');
    deltaadder <= dacin + deltafeedback;
    sigmaadder <= deltaadder + sigmalatch;

    process(clock, reset)
    begin
        if (reset = '1') then
            sigmalatch <= ('1', others => '0');
            dacout <= '0';
        elsif rising_edge(clock) then
            sigmalatch <= sigmaadder;
            dacout <= sigmalatch(width+2);
        end if;
    end process;
end architecture;
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ieee.std_logic_unsigned（または_arith）またはその両方を使用しているようです。

しないでください。ieee.numeric_std.all代わりに使用してください。

私のVerilogはかなり存在しないので、Verilogがデフォルトで符号付きまたは符号なしの算術演算になっているのかどうかを忘れています...しかし、どちらの場合でも、すべての数値信号を一致させるsignedか、unsignedタイプを一致させます。

あなたのリセット句はおそらく次のようなものを読みたいと思うでしょう：

sigmalatch <= (width+1 => '1', others => '0');

deltafeedbackの更新は次のようなものです。

deltafeedback(width+2 downto width+1) <= sigmalatch(width+2) & sigmalatch(width+2);
deltafeedback(width downto 0) <= (others => '0');

width最後に、Verilogと一致させるには、ジェネリックを呼び出して7に設定する必要があると思いますMSBI（または、ジェネリックの意図に一致するようにすべてのwidth+2sをsに変更します）width+1width

于 2011-01-04T15:09:00.000 に答える
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VHDLのデルタシグマDACに興味がある場合は、alt.sourcesに投稿された私の実装をご覧ください（「元のメッセージ」を選択し、ファイルに保存して、「unshar」を実行してソースを取得してください） 。

ヴォイテク

于 2011-06-10T08:39:06.267 に答える