components - アクティブな -hdl 10 でコンポーネントを使用できません

Question

active-hdl 10DFlipFlop 構造体のコンパイルとシミュレーションに使用します。私のコードはエラーや警告なしで正常にコンパイルされましたが、シミュレートすると出力が不明な値になります。(画像を参照)

（拡大するにはクリックしてください）

xilinxこのコードをactive-hdl 8問題なくコンパイルしてシミュレートします。

D_FlipFlop コード:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity D_FlipFlop is
Port ( D : in  STD_LOGIC;
       Clk : in  STD_LOGIC;
       Q : inout  STD_LOGIC);
end D_FlipFlop;

architecture Behavioral of D_FlipFlop is
component DLach Port ( D : in  STD_LOGIC;
                          C : in  STD_LOGIC;
                          Q : inout  STD_LOGIC;
                          Qprim : inout  STD_LOGIC);                            

end component;                                                
Signal Y : STd_logic;
Signal Clk_Not : Std_Logic;
Signal out1 : Std_Logic;
Signal out2 : Std_Logic;
begin
Clk_Not<=not(clk);
h1 : DLach port map(D=>D,C=>clk,Q=>Y,Qprim=>out1);
h2 : DLach port map(Y,Clk_Not,Q,out2);
end Behavioral;

Dlach コード:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity DLach is
Port ( D : in  STD_LOGIC;
       C : in  STD_LOGIC;
       Q : inout  STD_LOGIC:= '0';
       Qprim : inout  STD_LOGIC:= '1');
end DLach;

architecture Behavioral of DLach is

Signal first : Std_logic ;
Signal second : Std_logic ;
Signal D_not : Std_logic ;

begin      

D_Not <= not(D);

first <= D Nand C;
second <= D_not nand C;

Q <= first nand Qprim;
Qprim <= second nand Q ;

end Behavioral;

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私はたくさんの研究をしていますが、答えを見つけることができません。だから私は、アクティブな -hdl の試用版を使用している人には、これは機能しないと思います。