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VHDLとVerilogは同じ目的を果たしますが、ほとんどのエンジニアは両方の言語のいずれかを好みます。誰がどの言語を好むのか知りたい。

VerilogとVHDLの分離については、数十の神話と一般的な知恵があります。（ASIC / FPGA、ヨーロッパ/アメリカ、コマーシャル/ディフェンスなど）周りに聞いてみると、同じことを何度も言われますが、これらの神話が現実に基づいているのかどうかを知りたいと思います。

だから私の質問：誰がVHDLを使用し、誰がVerilogを使用するかを示す定量的データのソースを誰かが提供できますか？繰り返しますが、私は腸の感覚や一般的な兆候ではなく、数字を探しています。

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VHDLとVerilogはどちらもかなり新しく、かなり特殊な言語です。これらの2つの特性により、定性的なデータを入手するのが困難になっています。一方、これらの特性を活用することができます。利用可能な参照の数に基づいて、これらの言語の人気を推測することができます。

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VHDL        315
Verilog     132

Googleトレンド：Verilog（赤）とVHDL（青） - 出典Verilog（赤）とVHDL（青）

これらの数値（およびこれらの数値のみ）により、VHDLはVerilogよりも広く使用されているようです。ただし、それぞれの市場シェアの詳細については示されていません。

于 2011-02-13T22:26:54.090 に答える
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私はシリコンバレーに本社を置く上場ハードウェア設計会社で働いています。以前はVHDLを使用していましたが、2002年にverilogに切り替えました。

2008年頃、システムVerilogに切り替えました。私が理解しているように、ほとんどの非軍事/非政府契約企業はシステムVerilogを使用していますが、軍/政府非契約エンティティは最近VHDLを使用しています..しかし私を引用しないでください...

これはあなたが求めているものですか？もしそうなら、システムVerilogの+1 :)

于 2011-03-13T19:09:35.960 に答える
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私はASICおよびFPGAの設計者/検証エンジニアとして17年間働いており、VHDLプロジェクトとVerilogプロジェクトの両方に取り組んできました。私はVHDL（Intel、Qualcomm、Lockheed、Raytheon）を使用しているいくつかの有名企業に行ってきました。しかし、私が今まで見たすべてのIPは、その価値が何であれ、Verilogにあります。また、就職の面接と経験の限られたサンプルから、それは私のキャリアのほとんどにわたってVHDLとVerilogの間でかなり均等に分けられました。

私の考えでは、VHDLとVerilogは、VerilogがSystem Verilogに進化した2000年代半ばまではかなりのものであり、VHDLは小さな変更を除いてかなり静的なままでした。以前は、VHDLには、昔ながらのVerilogの検証に役立つ合成不可能な言語機能が多く含まれていました。System Verilogを使用すると、VHDLはその強みの領域で飛躍的に進歩し、独自の進化で応答することはありませんでした。そのため、私は（逸話的に）SVへの移行とVHDLからの移行を目にしています。

于 2012-07-04T16:58:54.433 に答える
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Texas Instrumentsでは、Verilogの方が人気がありました。私の経験では、設計者は通常、好きなものを使用でき、Verilogの方が使いやすく、コードは同等のVHDLよりも短い（事実）ことにほとんどの人が同意しています。両方が含まれている教科書をチェックするだけで、コードの長さの違いを確認できます。

于 2013-04-12T01:00:04.373 に答える
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私にはそのことについての数字も腸の感情もありません。VHDLに関するいくつかの事実をお伝えします。

[1] SystemVerilogは、VHDLの既存の機能（STD。1076-2002）と同等のVerilog-HDLを拡張します。

[2] VHDL 2008（STD。1076-2008）：最新の標準を使用した人はいますか。ぜひご利用いただき、Verilog（STD。1364-2005）と比較してください。

[3] SystemVerilogは、リッチなユーザー定義型システムを追加することでVerilog-HDLを拡張し、特にユーザー定義型の領域で強い型付け機能を追加します。...ただし、VHDLのタイプチェックの強度は、SystemVerilogのそれを上回っています。...強い型付けの欠点は、パフォーマンスにあります。つまり、コンパイルとシミュレーション（実行時チェックが有効になっている場合のみ）は低速です。プロジェクトへの投資額（当社の理由）を考えると、コンパイルが遅いことは問題ではありません。

私は、VHDLを「安全な」言語と見なし、Verilogをモデルをすばやく作成できる「高速な」言語と見なしています。私が働いている会社はスピードよりも安全を好みます。そのため、デザインフローでは主にVHDLを使用しています。

また、新しいOS-VVM（Open Source VHDL Verification Methodology）の開発も確認してください。

于 2013-11-05T07:11:35.717 に答える