vhdl - シフト レジスタ PISO

Question

パラレル入力/シリアル出力シフトレジスタのクリアとクロック入力の意味は? 私はそのコードを分析していました：

Entity shiftop is
port(clk,c :in bit;x :in bit_vector(7 downto 0);tx:out bit );
end entity;

architecture shift_arch of shiftop is
signal shift :bit_vector(7 downto 0):="00000000";

begin
shift<=x when (c='1' and c'event) else  
       '0'& shift (7 downto 1) when(clk='1' and clk'event) else
        shift;
tx<=shift(0); 
end architecture;

私が理解していないのは、その「c」の意味です。これは、CLEAR入力のようなものか、入力xをレジスタにロードするものだと思います。