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systemVerilog でアサーションを使用して sMEM 設計を検証しようとしていますが、解決方法がわからない問題が発生しました。次のことを検証する必要があります。

BLKA が 1 で RWA が 1 の場合、CLKA の立ち上がりエッジで、データが RAM の ADDRA アドレスで読み取られ、結果が DOUTA で利用可能になります。

私のデザインでは、RAM は共有変数として定義されています

では、どうすればアサーションを書くことができますか?

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