verilog - ModelSimはパラメータデータ型を認識しませんか？

Question

Modelsimで実行しようとしているVerilogコードを次に示します。

parameter Data_width = 8; //DATA SIZE
input CLK, RST;
input [Data _width-1:0] D;

コンパイルしようとすると、コンパイラは最後の行のData_widthについて、識別子を期待していると文句を言います。問題を取り除くためにそこにある番号をハードコーディングすることもできますが、変更したい場合に備えて変数を使用したいので、変更する必要はありません。これはどのように修正できますか？

Answer 1

投稿したコードの最後の行Dataとの間にスペースがあります。_width次のように変更します。

input [Data_width-1:0] D;