verilog - System Verilog でファイル バッファをフラッシュするにはどうすればよいですか?

Question

$finishシミュレーションを実行する前に、ファイル バッファをフラッシュしたいと考えています。使用できるファイル フラッシュ コマンドはありますか? それとも、単に使用する必要があります$fcloseか? このシナリオでファイルを閉じることができることはわかっていますが、将来使用するためのフラッシュ コマンドがあるかどうかを知りたいです。

Answer 1

Verilog IEEE Std (1364-2001) では、$fflushセクション「17.2.6 出力のフラッシュ」でシステム タスクについて言及しています。

バッファリングされた出力をファイルに書き込みます

もちろん、これは SystemVerilog IEEE Std (1800-2009) の一部でもあります (セクション 21.3.6)。