私がしていること
私はザイリンクスの ISE Design Suite をいじり始め、単純な算術論理ユニットを Verilog で書きました。Verilog Unit Under Tests を使用して ISim の入力信号と出力信号を作成し、コードが意図したとおりに機能することを確認しました。
Verilog ソースから回路図ファイルを生成したいと考えています。
ツール メニューの下に、回路図ビューアがあります。
、しかし、私は理解できません、なぜですか：
- 最初のソースファイルのみをリストします
- 生成されたファイルをプロジェクトに保存する方法
質問：
ザイリンクスで Verilog ソースから回路図ファイルを生成する方法を教えてください。