10

使用する代わりに

module ... ( .. )  ;

     #15 
endmodule

使いたい

module ... ( ... ) ;
 // GateDelay is a const, like in c language const int GateDelay = 15 ;
 # GateDelay     

endmodule

または同じこと

module ... ( ... ) ;
 // assume Wordsize is defined at " define Wordsize 15 "
 reg [ Wordsize -1 : 0 ] mem ;

endmodule

その願いをVerilogで行うことはできますか？

4

2 に答える 2

21

いくつかのオプションがあります：

  • `definesのあるマクロ
  • parameters
  • localparams

これらすべての小さな例を次に示します。

`define CONSTANT_MACRO 1          /* important: no ';' here */
module mymodule
    #( parameter WIDTH = 5 )
    ( 
      input wire [WIDTH-1:0] in_a,
      output wire [WIDTH-1:0] out_a
    );

    localparam CONSTANT_LOCAL = 2;

    assign out_a = in_a + `CONSTANT_MACRO - CONSTANT_LOCAL;

endmodule
于 2011-05-01T15:27:46.527 に答える
5

あなたがリストしたケースについては、私はパラメータをお勧めします。

Cコンパイラ指令と同様に、`defineはコンパイルに対してグローバルです。コードを制御できないコードで使用する場合は、ここで注意する必要があります。

パラメータは常にモジュールスコープに対してローカルであるため、異なるデザイン要素で同じ名前のパラメータが互いに競合することはありません。また、インスタンスごとにオーバーライドできるという利点もあります。

module #(parameter DATA_WIDTH = 1) busSlave(
  input [DATA_WIDTH-1:0] bus_data,
  input                  bus_wr,
  ...
);

endmodule


module top;

  //DATA_WIDTH is 32 in this instance
  busSlave #(.DATA_WIDTH(32)) slave32(
    .bus_data(data_0),
    .bus_wr(wr_0),
    ...
    );

  //DATA_WIDTH is 64 in this instance
  busSlave #(.DATA_WIDTH(64)) slave64(
    .bus_data(data_1),
    .bus_wr(wr_1),
    ...
    );


endmodule
于 2011-05-01T20:57:34.270 に答える