ここで Vivado Verilog の最初のタイマーは、プロジェクトのコーディングとプロジェクトのシミュレーションを完了したところです。ビットストリームを生成しようとすると、エラー メッセージが表示され続けます... 構文は正しいと思いますが、何が問題なのかわかりません。これは私がコーディングしようとしているデザインの写真です。
これはプロジェクトコードです。
`timescale 1ns/1ps
module project7_demo(
input A,
input B,
input C,
output X
);
wire N1,N2,N3;
assign #1 N1 = A & B;
assign #1 N2 = ~B;
assign #1 N3 = N2 & C;
assign #1 X = N1 | N3;
endmodule
これは、プロジェクトのシミュレーション コードです。
`timescale 1ns/1ps
module project7_demo_sim;
reg A_sim;
reg B_sim;
reg C_sim;
wire X_sim;
wire N1_sim;
wire N2_sim;
wire N3_sim;
project7_demo ASIM (A_sim,B_sim,C_sim,X_sim,N1_sim,N2_sim,N3_sim);
integer k = 0;
initial
begin
A_sim = 0;
B_sim = 0;
C_sim = 0;
for(k=0; k<4; k=k+1)
begin
{A_sim,C_sim} = k;
#5 B_sim=1;
#5 B_sim=0;
#5 ;
end
end
endmodule
構文エラーがあることを示していません....しかし、エラーはシミュレーションコードからのもののように感じますか? どんな助けでも大歓迎です。ありがとうございました。