特定のビット パターンの入力を比較するモデルを構築しようとしています。
たとえば、入力パターン 1110 をチェックする必要がある場合、3 つの遅延要素を持つモデルを作成して入力を取得し、それを連結してから、コンパレータを使用して 14(Hex E) と比較します。
現在、128 ビットのパターン マッチングを行う必要があります。前の例から言えば、理想的には、127 個の遅延要素を使用してブロックを比較する同様のモデルを構築できます。
しかし、それを行うための最適で「より良い」方法があるかどうかを知りたいです。
この点について何か提案をお待ちしております。
興味のある方は、8 ビットを抽出するために作成した小さなモデルを次に示します。
あなたが説明したことは、優れた一般的なアプローチです-検出したいパターンについて何も想定していません。
パターンが (たとえば) 1 と 0 の長い文字列である場合、別のことを実行できる可能性があります (これらの長さをカウントするカウンターを作成し、カウンターが正しい値に達した場合に一致にフラグを立てます)。
z^-1 と concat を内部に含むブロックを作成すると、(おそらく) 図が少し簡単になると思います。次に、入力を渡すときに、それを遅らせて、前のステージの出力 (これも渡されます) と連結できます。
余談ですが、これは VHDL ではシフト レジスタ (コードの 1 行) とマッチャー (コードの別の行) として自明に記述されています。
レジスタの変数を使用して、m-code ブロック (同様の数行) で同様のものを構築できpersistentますが、ブロックの複数のインスタンスをインスタンス化する場合は、persistentストレージとして不運です。それらの間で共有されます！