verilog - ベリログ; $display で "string" 型を使用することはできません

Question

私はicarus verilogの最近のマスターブランチビルドを使用しています。

以下が実行されることを期待する必要がありますか?

module string_display ();

//reg [10:0][7:0] x = "initial";
string x = "initial";

always @* begin
  $display ("x = %s",x);
end

initial begin

  // Assign new string 
  x = "aaaaa";
  #1

  // Assign new string     
  x = "bbbb";
  #1

  #1 $finish;
end

endmodule

上記は

internal error: 18vvp_fun_anyedge_sa: recv_string(initial) not implemented
vvp: vvp_net.cc:2972: virtual void vvp_net_fun_t::recv_string(vvp_net_ptr_t, const string&, vvp_context_t): Assertion `0' failed.

ただし、上記の行のコメントを外して「x」をregとして定義すると、期待どおりに機能します...

x =       aaaaa
x =        bbbb