vhdl - ロジックエレメントの数を減らす方法

Question

vhdl コードのロジック エレメントの数を減らそうとしています。Quartus II を使用して Altera DE2 FPGA をプログラムしています。どうすればそれができるかについて誰かアドバイスをいただけますか？

ありがとう

Answer 1

デザインの詳細がなければ、一般的なアドバイスしか提供できません。

FPGAのデバイス使用率を下げる方法はたくさんあり、2つの主要なカテゴリに分類されます。

1. ビルドツールセット（合成、マップ、p＆rツール）のより良い使用
2. より良いHDLデザイン

探すツールセット領域を構築する

• 速度ではなく面積を最適化するようにツールを設定する
• ツールを有効にして、リソースの共有、リタイミング、およびパイプライン化を可能にします（利用可能で適切な場合）
• 制約がデザインに適切に適用されていますか？そうでない場合は、制約を満たすためにツールが「よりハードに機能」し、ロジック/エリアの使用率が高くなる可能性があります。

探すべきHDL設計領域

• ターゲットデバイスのアーキテクチャを検討してください。デバイス固有の機能を利用して、一般的なロジックを節約できますか？（例：大きなLUT、FIFO、RAM / ROM、専用乗算器などの内部ブロックメモリ）
• ツール出力を使用して、HDLデザインで最適化する領域を決定します。RTLとテクノロジーの見解を見てください。クリティカルパスを分析します。取引ができる場所はありますか？
• 合成ツールについては、アルテラが発行しているHDLコーディングガイドラインをご覧ください。最良の合成結果を得るために、コードの実装はドキュメントで作成された推奨事項と一致していますか？

より具体的な懸念がある場合は、更新を追加してください。

Answer 2

Quartus II Handbook: Area and Timing Optimization (Vol 2、Ch 13)の関連する章を確認してください。