MOSIS プロジェクトの助けを借りて ASIC チップを構築しようとしています。(複数の小さなプロジェクトを 1 つのファブにまとめることで、コストを下げています)。350nm から 45nm まで、およびその間のすべてから選択できます。
私のプロジェクトは、sha256 アルゴリズムのハードウェア実装で構成されています。アルゴリズムを実行しているゲートのパイプラインが 1 つあります。この単一のパイプラインには、約 50,000 ～ 75,000 のゲートがあります。
理想的には、350nm プロセスに複数のパイプラインを適合させたいと考えています。350nmがこれに十分小さいかどうかはわかりません。350nm プロセスから 45nm プロセスに配置されると予想される 0.063mm^2 のゲート数に関する情報はどこで入手できますか?
また、各プロセスのパフォーマンスはどのくらいですか。パイプラインの各ステップの遅延は 100 ピコ秒未満です。350nmで80MHz以上の高速クロックは出せる？
ありがとうございました。