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私はVHDLに比較的慣れていません。全加算器の組み合わせを使用して符号なし乗算を実行するコードを記述しようとしています。コンパイルすると、ポートマッピングに渡されます。最初のマップのエラーを解決しましたが、他のすべてのマップで問題が発生します。

それぞれに同じエラーが発生します：「ポートマップアスペクトの式の実績は静的である必要があります」

これが私のコードです。どんな助けでも大歓迎です。さらに、私のコードを見て一般的なヒントがあれば、ありがたいです。

ありがとう、Buzkie

library  ieee;
use  ieee.std_logic_1164.all;


entity fulladder is

     port (a, b, c: in std_logic;
           sout, cout: out std_logic);

     end fulladder;

architecture behav of fulladder is
begin

sout <= (a xor b) xor c ;
cout <= (a and b) or (c and (a xor b));

     end behav;

library ieee;
use ieee.std_logic_1164.all;

entity unsignedmult is 
port (a,b: in     std_logic_vector (3 downto 0);
       pro: out std_logic_vector (7 downto 0)); 

end unsignedmult;     


architecture synth of unsignedmult is

    --Declarations
    signal c1,c2,c3,c4,c5: std_logic_vector (3 downto 0);
    signal s1,s2,s3,s4: std_logic_vector (2 downto 0);
    component fulladder
        port (a,b,c:in std_logic;
           sout,cout:out std_logic);
    end component;

begin  

    --Row 0                    ----Sin-----A&B-------Cin--Sout---Cout
    Fand00: fulladder port map('0',(a(0) and b(0)),'0',pro(0),c1(0));   
    Fand01: fulladder port map('0',(a(1) and b(0)),'0',s1(0),c1(1));
    Fand02: fulladder port map('0',(a(2) and b(0)),'0',s1(1),c1(2));
    Fand03: fulladder port map('0',(a(3) and b(0)),'0',s1(2),c1(3));

    --Row 1
    Fand10: fulladder port map(s1(0),(a(0) and b(1)),c1(0),pro(1),c2(0));
    Fand11: fulladder port map(s1(1),(a(1) and b(1)),c1(1),s2(0),c2(1));
    Fand12: fulladder port map(s1(2),(a(2) and b(1)),c1(2),s2(1),c2(2));
    Fand13: fulladder port map('0',(a(3) and b(1)),c1(3),s2(2),c2(3));

    --Row 2
    Fand20: fulladder
         ----Sin------A&B------Cin-Sout-Cout
       port map(s2(0),(a(0) and b(2)),c2(0),pro(2),c3(0));
    Fand21: fulladder
         ----Sin--A&B------Cin-Sout-Cout
       port map(s2(1),(a(1) and b(2)),c2(1),s3(0),c3(1));
    Fand22: fulladder
         ----Sin--A&B------Cin-Sout-Cout
       port map(s2(2),(a(2) and b(2)),c2(2),s3(1),c3(2));
    Fand23: fulladder
         ----Sin--A&B------Cin-Sout-Cout
       port map('0',(a(3) and b(2)),c2(3),s3(2),c3(3));

    --Row 3
    Fand30: fulladder
         ----Sin------A&B------Cin-Sout-Cout
       port map(s3(0),(a(0) and b(3)),c3(0),pro(3),c4(0));
    Fand31: fulladder
         ----Sin--A&B------Cin-Sout-Cout
       port map(s3(1),(a(1) and b(3)),c3(1),s4(0),c4(1));
    Fand32: fulladder
         ----Sin--A&B------Cin-Sout-Cout
       port map(s3(2),(a(2) and b(3)),c3(2),s4(1),c4(2));
    Fand33: fulladder
         ----Sin--A&B------Cin-Sout-Cout
       port map('0',(a(3) and b(3)),c3(3),s4(2),c4(3));

    --Row 4
    F40: fulladder
       port map(s4(0),c4(0),'0',pro(4),c5(0));
    F41: fulladder
       port map(s4(1),c4(1),c5(0),pro(5),c5(1));
    F42: fulladder
       port map(s4(2),c4(2),c5(1),pro(6),c5(2));
    F43: fulladder
       port map('0',c4(3),c5(2),pro(7),c5(3));

end synth;
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3 に答える 3

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私はさびていますが、a(_) and b(_)エントリには明示的なゲートが必要な場合があります。ワイヤー OR については聞いたことがありますが、ワイヤー AND については聞いたことがあります (少なくとも正論理では)。

少なくとも、これらのそれぞれをそのa(_)部分だけに置き換えてみて、エラーがなくなるかどうかを確認してください。それは正しい回路ではありませんが、コンパイルの問題の原因について私が正しいかどうかを確認します。

于 2009-03-10T22:44:39.800 に答える
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私の記憶が正しければ、論理式 (a(0) と b(0) など) をポートにマップすることはできません (ただし、定数は問題ないと思います)。これが正しければ、すべての入力と出力に対して明示的な信号を作成する必要があります。

また: 1) フルアダー アーキテクチャは動作的ではないと思うので、別の名前を付けます。私はこれらのアーキテクチャに rtl という名前を (正しいかどうかに関係なく) 使用しました。

2) コンポーネントを宣言せずに全加算器をインスタンス化できる必要があります。次のような構文を使用します

Fand00: entity fulladder port map(...)

また、常に正式なポート名を指定するのが通常だと思います (cout => c1(0)、矢印の方向を予約するなど)。

3) 最近の新しいシンセサイザーは乗算を合成できるようになり、それがどのように機能するかを学ぶためにこれを行っているだけであることを知っていると思います。

于 2009-03-10T23:07:42.833 に答える
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一部のシンセサイザーでは、静的な式ではないポート マップに問題があります。

シンセサイザーが文句を言うところはどこでも、ポートマップの式をシグナルに置き換える必要があるかもしれません。例えば：

Fand00: fulladder port map('0',(a(0) and b(0)),'0',pro(0),c1(0));

と：

signal t: std_logic;

...

t <= a(0) and b(0);

...

Fand00: fulladder port map('0',t,'0',pro(0),c1(0));

可能であれば、別のシンセサイザー ソフトウェアに変更してください。自分を苦しめないでください。

于 2009-05-05T09:29:46.310 に答える